삼성전자와 TSMC가 2나노미터(nm) 공정 경쟁을 벌이는 가운데, 국내 연구진이 컴퓨터 시뮬레이션만으로 트랜지스터 미세화의 물리적 한계를 원자 수준에서 예측하는 기술을 개발했다.

한국과학기술원(KAIST) 전기및전자공학부 김용훈 교수 연구팀이 제1원리 계산 기반의 전산 설계(TCAD) 플랫폼을 구축했다고 14일 밝혔다.

반도체 업계는 성능 향상을 위해 트랜지스터를 지속적으로 소형화해왔으나, 일정 크기 이하로 줄이면 전자가 이탈하는 ‘양자터널링’ 현상이 발생해 전류 제어가 불가능해진다. 이 한계를 실험으로 검증하기는 현재 기술로 사실상 어렵다.

연구팀은 원자·전자의 움직임을 기본 물리 법칙으로만 계산하는 제1원리 기법과 자체 개발한 이론 체계(다공간 밀도범함수론)를 결합해 이 문제에 접근했다.

이를 차세대 반도체 후보 소재인 단일층 이황화몰리브덴(MoS₂) 소자에 적용한 결과, 트랜지스터 미세화의 한계를 결정하는 ‘임계 터널링 길이’가 금속의 일함수와 접촉 구조에 따라 달라지는 설계 변수임을 확인했다. 소재 조합과 구조 선택에 따라 미세화 여지가 더 남아 있다는 의미다.

연구팀이 검토한 금속 후보군 최적 조합에서는 임계 터널링 길이를 4nm 미만까지 줄일 수 있는 가능성이 확인됐다. 서로 다른 특성의 2차원 반도체를 조합해 전력 소모를 낮추는 차세대 소자 설계 방향도 함께 제안했다.

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