7세대 D램 한계, 삼성 ‘수직’ vs SK '평면' 다른 해법
||2026.05.06
10나노미터(nm) 이하 초미세공정(7세대, 1d)에서 차세대 D램의 물리적 한계를 극복하기 위해 삼성전자는 '수직', SK하이닉스는 '평면 극한'이라는 각기 다른 그림을 그리고 있는 것으로 나타났다.
6일 업계에 따르면 삼성전자는 현재 16단 수직 적층 D램(16-tier VS-DRAM) 공정을 연구 중이다. 좁은 땅에 단독 주택을 짓는 대신, 아파트처럼 셀을 위로 쌓아 올려 면적 효율을 극대화한다.
이를 구현하기 위해 트랜지스터의 게이트가 채널의 4면을 모두 감싸는 GAA(Gate-All-Around) 기술을 D램에도 적용하는 방안을 고려 중이다. GAA는 3나노 이하 최선단 파운드리 공정(로직 반도체)에 먼저 도입됐던 기술이다.
이 기술은 기존 구조보다 전류 흐름을 더 세밀하게 제어해 누설전류를 획기적으로 줄일 수 있다. D램에서는 커패시터 존재 때문에 도입 난이도가 높다. 로직 반도체는 연산을 위한 트랜지스터 위주로 구성되지만, D램은 1트랜지스터 1커패시터(1T1C) 구조다.
D램 설계에서는 좁은 셀 안에 거대한 커패시터와 GAA 트랜지스터를 동시에 집어넣어야 한다는 난제를 해결해야 한다. 또한 전하를 충분히 담기 위해 커패시터 종횡비를 늘려야 한다.
삼성전자는 세워져 있어서 쓰러지기 쉬운 커패시터를 옆으로 눕혀서 층층이 쌓으면서, 동시에 POC(Peri-on-Cell) 방식을 채택해 해법을 찾았다. 회로(Peri)를 아래에 깔고 그 위에 셀(Cell)을 올리는 방식을 적용했다. 이는 낸드플래시의 COP(Cell-on-Peri)를 D램에 전이한 형태다.
SK하이닉스의 연구 방향은 삼성전자와 상반된 '4F² 수직 게이트(Vertical Gate)' D램이다. 4F² 구조는 셀 하나가 차지하는 면적을 기존 6F² 대비 약 30% 이상 줄일 수 있는 기술이다. 단기적 집적도와 비용 경쟁력을 동시에 잡겠다는 취지다.
SK하이닉스는 셀이 좁아지며 발생하는 커플링 노이즈(간섭 현상)을 억제할 수 있도록 비트라인 실딩(BLS) 기술을 적용하고, 트랜지스터 문턱전압 제어력을 높이는 공유 백게이트(Shared BG) 핵심 기술을 더했다.
이와 더불어 웨이퍼본딩 구조에서도 회로가 안정적으로 작동하도록 칩을 얇게 만드는 '다이 시닝(Die Thinning)'도 검토 중이다. 이는 추후 웨이퍼와 웨이퍼를 붙이는 하이브리드 방식 도입을 염두에 두고 4F² 구조로 가는 중간 징검다리로 활용하려는 것으로 해석된다.
삼성전자와 SK하이닉스는 올해 열리는 VLSI 심포지엄에서 각각 연구 성과를 선보일 계획이다.
업계 관계자는 “1c까지가 기존 구조의 완성형이었다면, 1d부터는 단순히 선폭을 줄이는 것 이상의 구조적 혁신이 필요한 단계”라며 “먼저 표준으로 인정받는 쪽이 차세대 D램 주도권을 쥘 전망”이라고 설명했다.
이형두 기자
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